micheleandClaude Sonnet 5
91bbbe2fe5
Final milestone of docs/v2-description.md's §33 roadmap, scoped exactly to its own mandate: optimize only on data already gathered in M1-M9, across the pipeline/P_IN/processor-count/scheduling/memory axes - no speculative new features. Three concrete, data-driven results: 1. N_SLOTS=8 (numero processor axis): real synthesis + nextpnr-ecp5 P&R for dataflow_core at N_SLOTS=8, extending M7's N_SLOTS=2/4 sweep to the real DSP ceiling DEC-0005 predicted. 92.63 MHz POST-P&R, PASS at 80MHz, DSP 64/72 (88.9%). DEC-0012 recommends N_SLOTS=8 as the practical ceiling for P_IN=8 on the LFE5U-45F-8BG381. 2. ACC_WIDTH 24 vs 32 (pipeline axis): a real 6-seed nextpnr-ecp5 placement sweep (reusing already-synthesized netlists, no new synthesis needed) resolves EXP-0002's single-seed inconclusiveness. ACC_WIDTH=24 wins on both mean Fmax (+6.2%, 180.71 vs 170.12 MHz) and seed-to-seed variance (~3.4x tighter), on top of its already-known resource advantage. DEC-0013 recommends ACC_WIDTH=24 as the new default. 3. Stall %/utilization (scheduling/memory axes): testbench-only cycle counters added to tb_neural_multiprocessor.v (no RTL touched) close DEC-0011's deferred measurement gap with real data - shared PSRAM port 81.7% utilized, slot 0 95.2%, slot 1 65.2%, no conclusive evidence of harmful fixed-priority starvation at this scale. The 10-milestone V2 roadmap (docs/v2-description.md §33) is now complete end-to-end: real Verilator simulation, real Yosys synthesis, real nextpnr-ecp5 place & route for every milestone, fully logged (EXP-0001..EXP-0013, DEC-0001..DEC-0013, ERR-0001..ERR-0008) with no invented results (§30) and V1 kept frozen and untouched throughout (§1/§34). Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v
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# FPGA-Neural V2 — stato roadmap
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Fonte del mandato: `docs/v2-description.md` (root del repository). Baseline
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funzionale/numerica/bit-exact: `hardware/v1/` (frozen, sola lettura — vedi
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`hardware/v1/README.md`).
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Legenda: `[ ]` non iniziato · `[~]` in corso · `[x]` completo (sim+synth+timing
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reali, non solo scritto).
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- [x] **M1 — Neural Processor** (`hardware/v2/rtl/neural_processor.v`, P8).
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Bit-exact vs V1 (7/7 test, Verilator), pipeline a 8 stadi
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funzionante, throughput reale (1 tile/ciclo). Sintesi reale: 0
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problemi CHECK, Fmax 183.12 MHz (ACC_WIDTH=32) — vedi
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`logs/experiments.log` EXP-0001/EXP-0002, `logs/errors.log` per 3
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bug reali trovati e risolti (2 del toolchain Icarus, 1 RTL).
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- [x] **M2 — Processor Array** (`neural_processor_array.v`). 1/2/4/8
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processor testati (sim concorrenza reale + sintesi/P&R reali).
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Fmax sempre PASS a 80MHz (159.11→134.70 MHz). Scoperta: il DSP
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(MULT18X18D), non LUT/FF, satura per primo (88% a N=8) — vedi
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`logs/decisions.log` DEC-0005.
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- [x] **M3 — Buffers** (`activation_buffer.v`, `weight_buffer.v`,
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`result_buffer.v`). Tutti inferiscono DP16KD reale (10/10 test,
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6/6 config sintetizzate 0 problemi). Scoperta: il costo BRAM di
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weight_buffer e' guidato da P_IN (larghezza), non da DEPTH.
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- [x] **M4 — Memory Manager** (`memory_manager.v`, `prefetch_engine.v`),
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backend PSRAM V1 riusato SENZA MODIFICHE. End-to-end reale (3/3
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job PASS) con vero neural_processor + vera catena PSRAM V1.
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3 bug RTL trovati/risolti (`logs/errors.log` ERR-0006). Fmax
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165.86 MHz.
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- [x] **M5 — Neural Director** (`neural_director.v`), scheduling
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first-free. 4/4 test PASS (dispatch + coda + backpressure reale
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su N_SLOTS=2). FSM ridotta a 4 stati, dependency rimandata a M6
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(`logs/decisions.log` DEC-0007). Fmax 250.50 MHz.
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- [x] **M6 — Dependency Manager** (`dependency_manager.v`), ready/waiting
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queue, dependency counters, wake-up, producer tracking. 4/4 test
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PASS (dipendenze multiple + produttore condiviso/piu' consumer).
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Fmax 155.30 MHz. Forwarding di valori e riuso slot rimandati
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(`logs/decisions.log` DEC-0008).
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- [x] **M7 — Dataflow Core** (`dataflow_core.v`), prima integrazione
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completa: Dependency Manager (M6) -> Neural Director (M5) ->
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N_SLOTS x (Memory Manager (M4) + Neural Processor (M1)), loop di
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wake-up chiuso end-to-end. 4/4 test PASS su un DAG a 3 nodi (node2
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dipende da entrambi node0+node1, dispatch confermato solo dopo che
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ENTRAMBI completano davvero). Sintesi reale 0 problemi a
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N_SLOTS=2 e N_SLOTS=4. Fmax reale (harness): 165.15 MHz
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(N_SLOTS=2), 133.19 MHz (N_SLOTS=4). Buffer M3 e arbitraggio PSRAM
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condiviso rimandati esplicitamente a M8 (`logs/decisions.log`
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DEC-0009).
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- [x] **M8 — PSRAM integration** (`neural_multiprocessor.v`,
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`slot_mem_arbiter.v`), controller V1 riusato SENZA MODIFICHE,
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condiviso tra N_SLOTS memory_manager concorrenti reali. Trovato e
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risolto un bug RTL reale: il primo arbitro perdeva silenziosamente
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una richiesta arrivata durante la contesa (protocollo byte-level
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"fire-and-forget", mai esposto da M4 che collega un solo master
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direttamente) — vedi `logs/errors.log` ERR-0008. Dopo il fix: 4/4
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test PASS (2 slot in vera contesa concorrente sulla stessa PSRAM
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reale). Sintesi reale 0 problemi (nessun harness necessario — pin
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reali PSRAM tengono il top-level a 157 pin). Fmax reale 142.45
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MHz. Politica di arbitraggio a priorità fissa, non ancora fair
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(`logs/decisions.log` DEC-0010).
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- [x] **M9 — Full benchmark**, tabella V1 vs V2 (§32 del mandato) —
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confronto full-system, stesso PARALLEL/P_IN=8, stesso backend
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PSRAM reale V1 in entrambi. Fmax POST-P&R: V2 142.45 MHz (PASS
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@80MHz) vs V1 68.65 MHz (FAIL @80MHz). Cicli/neurone SIMULATED
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(1 neurone, 8 input, PSRAM reale): V2 166 vs V1 209 (2.6x
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speedup wall-clock reale). MAC/cycle di picco: V2 16 (N_SLOTS=2 x
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P_IN=8, concorrenza reale) vs V1 8 (core sequenziale singolo).
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LUT/FF: V2 4191/3659 vs V1 8907/4900. 9/12 righe con dati reali
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misurati; stall %/memory utilization/processor utilization
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esplicitamente NON misurati questo milestone (`logs/decisions.log`
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DEC-0011), rimandati a M10. Tabella completa in
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`logs/benchmark.log`.
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- [x] **M10 — Optimization**, solo sulla base dei dati raccolti in
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M1-M9. N_SLOTS=8 sintetizzato e P&R reale (92.63 MHz, PASS
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@80MHz, DSP 64/72=88.9%) — tetto pratico raccomandato per P_IN=8
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su LFE5U-45F (`logs/decisions.log` DEC-0012). Sweep reale a 6
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seed ACC_WIDTH 24 vs 32 (riusando i netlist gia' sintetizzati):
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ACC_WIDTH=24 vince sia in Fmax medio (+6.2%, 180.71 vs 170.12
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MHz) che in varianza (~3.4x piu' stretta) — risolve
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l'inconcludenza a singolo seed di EXP-0002, nuovo default
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raccomandato (DEC-0013). Strumentazione di conteggio cicli
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(solo testbench, nessun RTL toccato) chiude la lacuna
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stall%/utilization di DEC-0011 con dati reali: porta PSRAM
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condivisa all'81.7% di utilizzo, slot0 95.2%, slot1 65.2%.
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## Roadmap completa (§33)
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Tutte e 10 le milestone del mandato (`docs/v2-description.md` §33) sono
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complete: simulazione reale (Verilator), sintesi reale (Yosys), place &
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route reale (nextpnr-ecp5) per ognuna, con log completi in
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`hardware/v2/logs/` (EXP-0001..EXP-0013, DEC-0001..DEC-0013,
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ERR-0001..ERR-0008). Elementi esplicitamente rimandati (non
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dimenticanze, ognuno con la propria motivazione in `decisions.log`):
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riuso slot in dependency_manager (DEC-0008), fairness dell'arbitro PSRAM
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sotto contesa piu' estesa (DEC-0010), sweep P_IN<8 per N_SLOTS ancora
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piu' alto (DEC-0012), riuso dei buffer M3 come cache condivisa
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(DEC-0009), strumentazione stall%/utilization completa anche lato V1
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(DEC-0011).
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## Log
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Vedi `hardware/v2/logs/` (`development.log` per la cronologia di sessione,
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`decisions.log` per le decisioni architetturali con motivazione,
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`experiments.log` per ogni EXP-XXXX end-to-end).
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## Regole non negoziabili attive (§34 del mandato, per riferimento rapido)
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1. V1 (`hardware/v1/`) rimane intatta — mai modificata.
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2. V2 vive esclusivamente sotto `hardware/v2/`.
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3. Nessun risultato inventato: THEORETICAL vs SIMULATED vs SYNTHESIZED vs
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POST-P&R sempre etichettati esplicitamente.
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4. Ogni modifica/esperimento/decisione registrata nei log, mai persa.
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5. Ogni esperimento ha un ID univoco, mai riutilizzato — anche i FAIL restano.
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