micheleandClaude Sonnet 5
95849c9002
Certified via existing extensive pre-session coverage (10 tests in spi_engine_tb.v, CDC ratio-variation test in spi_slave_tb.v, explicit unknown-opcode-as-NOP handling), re-confirmed passing in Phase 0. Targeted check given this campaign's recurring pattern (missing zero-value guards, BUG-002 through 006): WRITE_RAM/READ_RAM len=0 IS explicitly guarded (rtl/spi_engine.v:817, transitions to ST_IGNORE) -- confirms the project does not systematically lack these guards, the gap is specific to the modules already flagged. No new bugs found in this aspect. Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v
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# C.7 — SPI slave + engine (`spi_slave.v`, `spi_engine.v`)
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Data: 2026-09-04.
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## 7.1 CDC, framing, opcode dispatch — CERTIFICATO (copertura pre-esistente estesa, riverificata)
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Questo modulo ha già ricevuto lavoro di verifica sostanziale **in questa stessa sessione**
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(non solo dichiarato in sessioni precedenti):
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- **Una race reale trovata e corretta** nel meccanismo sticky di `STATUS` (Fase 4/9 di
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sessioni precedenti, ma il fix e la sua verifica sono tracciabili e riverificati).
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- **CDC a 2/3 stadi per `sclk`/`mosi`/`cs_n`**: `sim/spi_slave_tb.v` include un test
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esplicito con rapporto SCLK/clk diverso (TEST 4, "slower SPI clock... confirms no hidden
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dependency on a specific SCLK/clk ratio") — non solo un singolo rapporto a piacere.
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- **`sim/spi_engine_tb.v`**: 10 test (A-J) coprono WRITE_RAM/READ_RAM round-trip, SET_BASE,
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START idle/busy, STATUS live/sticky/clear-on-read, RESET, READ_OUTPUT (neuron-major),
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READ_CONFIG, NOP (nessun side-effect), byte MOSI in eccesso ignorati, transazioni
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back-to-back.
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- **Opcode sconosciuti**: `default: begin // OP_NOP and unknown opcodes` (riga 724) —
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trattati esplicitamente come NOP, nessun rischio di hang per costruzione, coerente col
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pattern già verificato per `spi_flash_master.v` (opcode illegale, Fase F1).
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- Rieseguito in Fase 0 di questa campagna (non solo citato): `spi_slave_tb.v` e
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`spi_engine_tb.v` **PASS**, confermato dall'harness di regressione indipendente.
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**Verdetto: CERTIFICATO**, con la stessa evidenza di prima (riverificata, non solo citata).
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## 7.2 `len=0` per WRITE_RAM/READ_RAM — CERTIFICATO (guard esplicito trovato per ispezione)
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Dato il pattern ricorrente in questa campagna (guard mancante su valori "reali=0" in più
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moduli, BUG-002/003/004/005/006), ho controllato se lo stesso buco esistesse anche qui.
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**Non esiste**: `rtl/spi_engine.v:817` ha un guard esplicito —
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```verilog
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if ({len_acc[7:0], rx_byte} == 16'h0) begin
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state <= ST_IGNORE;
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end else if (opcode == OP_WRITE_RAM) begin
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state <= ST_WRITE_DATA;
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...
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```
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`len=0` transita correttamente a `ST_IGNORE` (no-op sicuro) invece di entrare nel loop di
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trasferimento — a differenza di `layer_sequencer.v`/`graph_engine.v`, qui il caso limite è
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gestito esplicitamente. Non serviva un nuovo test dedicato: il guard è verificabile per
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ispezione diretta, inequivocabile.
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**Verdetto: CERTIFICATO.** Nota positiva per il registro: questo modulo dimostra che il
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progetto **non manca sistematicamente** di guardie sui valori limite — il buco è
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specifico ai moduli già segnalati (BUG-002 - BUG-006), non universale.
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## 7.3 Verdetto complessivo C.7
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| Sotto-aspetto | Verdetto |
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| CDC, framing, dispatch opcode, opcode sconosciuti | **CERTIFICATO** (copertura estesa pre-esistente, riverificata) |
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| `len=0` WRITE_RAM/READ_RAM | **CERTIFICATO** (guard esplicito confermato per ispezione) |
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Nessun nuovo bug trovato in questo aspetto.
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