micheleandClaude Sonnet 5
6cff2c8a7c
neural_multiprocessor.v wraps dataflow_core.v (M7, unmodified) around the real, unmodified V1 PSRAM backend chain (int8_memory_access -> memory_interface -> psram_controller), funneling N_SLOTS independent Memory Backend Interface ports through a new generic N-port arbiter (slot_mem_arbiter.v) inspired by (not copied from) V1's own mem_arbiter.v. Real concurrent-slot simulation immediately surfaced a genuine bug (ERR-0008): memory_manager/prefetch_engine's byte-level backend protocol is fire-and-forget (a single-cycle mem_req pulse with no accept handshake) - correct for M4's direct 1:1 connection, but a naive arbiter silently drops a pulse arriving while the shared bus is owned by another slot, hanging that slot forever. Fixed with a per-port pending-request latch, the same "queue, don't drop" idiom already used by memory_manager's own pf_pending register (ERR-0006). Verified (Verilator): 4/4 PASS with 2 slots genuinely contending for one real PSRAM port (444 cycles). No regression on M4's own testbench. Real synthesis + nextpnr-ecp5 P&R (no harness needed - real PSRAM pins keep the top-level at 157 pins): 0 problems, Fmax 142.45 MHz, PASS at 80MHz. Arbitration policy is fixed lowest-index priority, not fairness- balanced (DEC-0010) - consistent with every other "simplest correct policy first" scheduling choice in this roadmap, revisited only if M9's real measurement shows starvation matters. Logged: simulation/synthesis/timing/benchmark/decisions (DEC-0010)/ experiments (EXP-0009)/errors (ERR-0008)/development.log, ROADMAP.md updated. Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v
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# FPGA-Neural V2 — stato roadmap
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Fonte del mandato: `docs/v2-description.md` (root del repository). Baseline
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funzionale/numerica/bit-exact: `hardware/v1/` (frozen, sola lettura — vedi
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`hardware/v1/README.md`).
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Legenda: `[ ]` non iniziato · `[~]` in corso · `[x]` completo (sim+synth+timing
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reali, non solo scritto).
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- [x] **M1 — Neural Processor** (`hardware/v2/rtl/neural_processor.v`, P8).
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Bit-exact vs V1 (7/7 test, Verilator), pipeline a 8 stadi
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funzionante, throughput reale (1 tile/ciclo). Sintesi reale: 0
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problemi CHECK, Fmax 183.12 MHz (ACC_WIDTH=32) — vedi
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`logs/experiments.log` EXP-0001/EXP-0002, `logs/errors.log` per 3
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bug reali trovati e risolti (2 del toolchain Icarus, 1 RTL).
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- [x] **M2 — Processor Array** (`neural_processor_array.v`). 1/2/4/8
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processor testati (sim concorrenza reale + sintesi/P&R reali).
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Fmax sempre PASS a 80MHz (159.11→134.70 MHz). Scoperta: il DSP
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(MULT18X18D), non LUT/FF, satura per primo (88% a N=8) — vedi
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`logs/decisions.log` DEC-0005.
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- [x] **M3 — Buffers** (`activation_buffer.v`, `weight_buffer.v`,
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`result_buffer.v`). Tutti inferiscono DP16KD reale (10/10 test,
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6/6 config sintetizzate 0 problemi). Scoperta: il costo BRAM di
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weight_buffer e' guidato da P_IN (larghezza), non da DEPTH.
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- [x] **M4 — Memory Manager** (`memory_manager.v`, `prefetch_engine.v`),
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backend PSRAM V1 riusato SENZA MODIFICHE. End-to-end reale (3/3
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job PASS) con vero neural_processor + vera catena PSRAM V1.
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3 bug RTL trovati/risolti (`logs/errors.log` ERR-0006). Fmax
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165.86 MHz.
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- [x] **M5 — Neural Director** (`neural_director.v`), scheduling
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first-free. 4/4 test PASS (dispatch + coda + backpressure reale
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su N_SLOTS=2). FSM ridotta a 4 stati, dependency rimandata a M6
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(`logs/decisions.log` DEC-0007). Fmax 250.50 MHz.
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- [x] **M6 — Dependency Manager** (`dependency_manager.v`), ready/waiting
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queue, dependency counters, wake-up, producer tracking. 4/4 test
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PASS (dipendenze multiple + produttore condiviso/piu' consumer).
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Fmax 155.30 MHz. Forwarding di valori e riuso slot rimandati
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(`logs/decisions.log` DEC-0008).
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- [x] **M7 — Dataflow Core** (`dataflow_core.v`), prima integrazione
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completa: Dependency Manager (M6) -> Neural Director (M5) ->
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N_SLOTS x (Memory Manager (M4) + Neural Processor (M1)), loop di
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wake-up chiuso end-to-end. 4/4 test PASS su un DAG a 3 nodi (node2
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dipende da entrambi node0+node1, dispatch confermato solo dopo che
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ENTRAMBI completano davvero). Sintesi reale 0 problemi a
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N_SLOTS=2 e N_SLOTS=4. Fmax reale (harness): 165.15 MHz
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(N_SLOTS=2), 133.19 MHz (N_SLOTS=4). Buffer M3 e arbitraggio PSRAM
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condiviso rimandati esplicitamente a M8 (`logs/decisions.log`
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DEC-0009).
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- [x] **M8 — PSRAM integration** (`neural_multiprocessor.v`,
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`slot_mem_arbiter.v`), controller V1 riusato SENZA MODIFICHE,
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condiviso tra N_SLOTS memory_manager concorrenti reali. Trovato e
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risolto un bug RTL reale: il primo arbitro perdeva silenziosamente
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una richiesta arrivata durante la contesa (protocollo byte-level
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"fire-and-forget", mai esposto da M4 che collega un solo master
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direttamente) — vedi `logs/errors.log` ERR-0008. Dopo il fix: 4/4
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test PASS (2 slot in vera contesa concorrente sulla stessa PSRAM
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reale). Sintesi reale 0 problemi (nessun harness necessario — pin
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reali PSRAM tengono il top-level a 157 pin). Fmax reale 142.45
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MHz. Politica di arbitraggio a priorità fissa, non ancora fair
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(`logs/decisions.log` DEC-0010).
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- [ ] **M9 — Full benchmark**, tabella V1 vs V2 (§32 del mandato).
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- [ ] **M10 — Optimization**, solo sulla base dei dati raccolti in M1-M9.
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## Log
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Vedi `hardware/v2/logs/` (`development.log` per la cronologia di sessione,
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`decisions.log` per le decisioni architetturali con motivazione,
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`experiments.log` per ogni EXP-XXXX end-to-end).
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## Regole non negoziabili attive (§34 del mandato, per riferimento rapido)
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1. V1 (`hardware/v1/`) rimane intatta — mai modificata.
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2. V2 vive esclusivamente sotto `hardware/v2/`.
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3. Nessun risultato inventato: THEORETICAL vs SIMULATED vs SYNTHESIZED vs
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POST-P&R sempre etichettati esplicitamente.
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4. Ogni modifica/esperimento/decisione registrata nei log, mai persa.
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5. Ogni esperimento ha un ID univoco, mai riutilizzato — anche i FAIL restano.
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