micheleandClaude Sonnet 5
5f0d7f101c
Implements M3: three parametric dual-port buffers for the §12 data-plane (Input/Weight/Result), reusing the proven BRAM-inference idiom from the frozen hardware/v1/rtl/act_buffer.v (synchronous write, synchronous REGISTERED read, no reset on the read register -- keeps Yosys off the LUT-RAM path). Verified with Verilator: 10/10 tests pass (write-then-read correctness, extreme INT8 round-tripping, weight_buffer's full 64-bit tile width round-tripping, undisturbed re-reads). Real synthesis at two depths per module (6 configs total): 0 CHECK problems, every configuration correctly infers DP16KD (never LUT-RAM). Non-obvious real finding: weight_buffer's BRAM cost is driven by its P_IN*DATA_WIDTH tile width, not its DEPTH -- an 8x depth reduction (512->64) left DP16KD usage unchanged at 2, while activation_buffer/result_buffer (byte-wide) scale as naively expected (2->1). All default-depth configs PASS at 80MHz with large margin (287-367 MHz) via real nextpnr-ecp5 place&route. Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v
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# V2 development log — solo append, mai troncato/sovrascritto (vedi README.md)
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[2026-09-05T11:14:08Z] commit=07a48e4 session=v2-kickoff
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module: scaffold
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action: creato hardware/v1/ (baseline V1 congelata, sola lettura) e
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hardware/v2/ (struttura obbligatoria: rtl/ sim/ constraints/ synthesis/
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reports/{simulation,synthesis,timing,experiments}/ scripts/sweep/ logs/
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docs/), per iniziare lo sviluppo V2 richiesto da docs/v2-description.md.
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reason: richiesta utente esplicita -- "Crea un v1 con tutto il codice
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attuale che non deve essere modificato per nessun motivo e lavora su
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una v2 copiando quello che ti serve. Aggiornami frequentemente e crea
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un log nuovo."
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command: cp rtl/*.v sim/*.v tools/ synth/ecp5/{p2,p4,p8,post_fix_verify}
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synth/ecp5/*.lpf docs/validation/*.md WORKLOG.md
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docs/FPGA-NeuralNetwork-Engine.md docs/FPGA-Neural-Datapatch-Benchmark.md
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docs/FPGA-Neural-Hardware-Design.md -> hardware/v1/{rtl,sim,tools,
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constraints,synthesis,docs}; chmod -R a-w su tutto hardware/v1/.
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result: verificato bit-esatto (`diff -rq rtl/ hardware/v1/rtl/` e cmp
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file-per-file su sim/*.v, 0 differenze). hardware/v1/ reso sola lettura
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a livello filesystem come ulteriore salvaguardia oltre alla policy.
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hardware/v2/ vuoto tranne logs/ (questo file + README.md).
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errors: nessuno.
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decision: copia (non spostamento) dell'albero top-level rtl/sim/synth/
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tools -- l'albero principale del repository resta la "produzione" V1
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invariata; hardware/v1/ e' una seconda copia frozen dedicata al
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confronto V2, per minimizzare il rischio di rompere riferimenti/path
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esistenti in WORKLOG.md, docs/, altri script. Vedi decisions.log
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DEC-0001 per la motivazione completa.
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next_action: M1 (docs/v2-description.md §33) -- implementare
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hardware/v2/rtl/neural_processor.v (P_IN=8), pipeline 8 stage,
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bit-exact contro hardware/v1/rtl/neuron_parallel.v + mac8.v,
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testbench hardware/v2/sim/tb_neural_processor.v.
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[2026-09-05T12:03:12Z] commit=07a48e4 session=v2-M1-neural-processor
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module: hardware/v2/rtl/neural_processor.v + hardware/v2/sim/
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tb_neural_processor.v
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action: implementato M1 (docs/v2-description.md §33) -- Neural
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Processor P_IN=8, pipeline a 8 stadi (input align -> 8 moltiplicatori
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-> 3 livelli di albero di somma -> accumulatore -> bias/activation ->
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saturazione INT8), FSM a 7 stati (§6, con 4 stati assorbiti in
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NP_WAIT_OPERANDS per il vero throughput pipeline -- vedi
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decisions.log DEC-0002), interfacce valid/ready/data/last (§7).
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Aritmetica bit-esatta con hardware/v1/rtl/neuron_parallel.v +
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mac8.v + mac_unit.v.
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reason: roadmap M1, richiesta esplicita utente di iniziare lo sviluppo
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V2 copiando da V1 quanto necessario.
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result: 3 bug reali incontrati e risolti durante lo sviluppo (vedi
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errors.log ERR-0001/0002/0003) -- due erano bug del toolchain Icarus
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Verilog v13.0 (non del RTL), confermati installando e usando
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Verilator 5.050 come secondo simulatore indipendente (decisions.log
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DEC-0004); uno era un bug RTL reale (gating mancante su `last0`,
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fix verificato). Testbench finale: 7/7 test PASS, bit-exact contro
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V1, sia a ACC_WIDTH=32 che ACC_WIDTH=24 (esperimento richiesto
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dall'utente, experiments.log EXP-0002). Sintesi reale Yosys + P&R
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reale nextpnr-ecp5: 0 problemi CHECK, Fmax 183.12 MHz (ACC_WIDTH=32)
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/ 176.21 MHz (ACC_WIDTH=24) -- entrambi PASS a 80MHz con ampio
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margine, ~3x il Fmax isolato di V1 a PARALLEL=8 (61.71 MHz).
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errors: vedi errors.log ERR-0001, ERR-0002, ERR-0003, ERR-0004.
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decision: vedi decisions.log DEC-0002, DEC-0003, DEC-0004.
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next_action: M2 -- neural_processor_array.v, sweep N_PROCESSORS
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(1,2,4,8), misura timing/risorse/throughput/utilization reali.
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[2026-09-05T14:30:00Z] commit=dc0b331 session=v2-M2-processor-array
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module: hardware/v2/rtl/neural_processor_array.v + hardware/v2/sim/
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tb_neural_processor_array.v + hardware/v2/synthesis/
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harness_neural_processor_array.v
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action: implementato M2 -- Neural Processor Array, N_PROCESSORS
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parametrico, ogni processore con interfaccia job/operand/result
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dedicata (nessun bus condiviso/mux a questo livello, §7). Testato
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N_PROCESSORS=4 con esecuzione concorrente reale (lancio simultaneo
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di 4 job diversi, più un test a partenza sfalsata) e con lo sweep
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reale N_PROCESSORS={1,2,4,8} per sintesi/place&route.
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reason: roadmap M2.
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result: 7/7 test PASS (Verilator), confermata esecuzione concorrente e
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indipendente (un job più corto lanciato dopo completa prima di uno
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più lungo lanciato prima -- non c'e' serializzazione nascosta).
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Sintesi/P&R reali per N=1/2/4/8: 0 problemi CHECK, scaling lineare
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delle risorse, Fmax sempre PASS a 80MHz (159.11/149.59/151.01/134.70
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MHz). Scoperta reale non assunta: il DSP (MULT18X18D) e' la prima
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risorsa a saturare (88% a N=8), non LUT/FF (sotto il 6% anche a
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N=8) -- vedi decisions.log DEC-0005.
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errors: ERR-0005 (artefatto di sintesi da pin-count, non un bug RTL --
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workaround con un harness dedicato, vedi errors.log). Un primo
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tentativo di harness alimentava dati identici a ogni processore/lane
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MAC, e Yosys deduplicava silenziosamente tutto a 1x indipendentemente
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da N -- scoperto verificando che lo scaling fosse davvero lineare
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prima di fidarsi dei numeri.
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decision: vedi decisions.log DEC-0005.
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next_action: M3 -- activation_buffer.v / weight_buffer.v /
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result_buffer.v (profondita' parametrica, valutare BRAM mapping).
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[2026-09-05T15:15:00Z] commit=3026dcd session=v2-M3-buffers
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module: hardware/v2/rtl/activation_buffer.v, weight_buffer.v,
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result_buffer.v
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action: implementato M3 -- tre buffer paramentrici (profondita'
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parametrica) che inferiscono DP16KD reale, riusando l'idioma gia'
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validato in hardware/v1/rtl/act_buffer.v (porta A scrittura sync,
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porta B lettura sync REGISTRATA, nessun reset sulla porta di lettura
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per restare fuori dal percorso LUT-RAM).
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reason: roadmap M3.
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result: 10/10 test PASS (Verilator). Sintesi reale a 2 profondita'
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ciascuno: 0 problemi CHECK, DP16KD reale confermato in tutte le 6
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configurazioni (mai LUT-RAM). Scoperta reale non assunta: il costo
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BRAM di weight_buffer e' determinato dalla LARGHEZZA (P_IN*DATA_
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WIDTH=64 bit), non dalla profondita' -- 512->64 di profondita' non
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ha ridotto il conteggio DP16KD (resta 2). Place&route reale sui
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default: tutti PASS a 80MHz con ampio margine (287-367 MHz).
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errors: nessuno.
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decision: vedi benchmark.log -- il dimensionamento di weight_buffer
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andra' guidato da P_IN, non solo da DEPTH, quando si arrivera' a
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M4/M9.
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next_action: M4 -- memory_manager.v + prefetch_engine.v.
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