micheleandClaude Sonnet 5
44be4a7d81
Datasheet and pinouts.md updated to the current, real state after today's session: flash #1 was implemented then removed (user's own MHz-over-persistence priority call), the clock-closure table now shows the post-revert, post-DEC-0042 numbers (N_SLOTS=4 @ 64MHz 8/8, worst 64.55MHz/best 72.37MHz; N_SLOTS=8 deferred by explicit user request), and the FPGA_DATA_READY any_pending formula is updated to the real counter-based implementation (credited to the user's own diagnosis) that fixed the last failing N=4 seed. Compiled clean (45 pages, 0 errors). Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v
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Perfetto, il CSV è quello giusto: FPGA-SC-02034-3-0-ECP5U-45-Pinout.csv, rev. 3.0. L'ho letto e possiamo finalmente fare il pinout esatto per il LFE5U-45F caBGA381, senza deduzioni.
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Ho anche verificato la documentazione Lattice aggiornata: per LFE5U VCC = 1,1 V ±5%, VCCAUX = 2,5 V ±5%, VCCIO da 1,2 a 3,3 V e VCCIO8 è il banco associato alla configurazione.
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Pinout essenziale BG381
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Ball Funzione Alimentazione / collegamento
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H13 VCC 1.1 V
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J13 VCC 1.1 V
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K13 VCC 1.1 V
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L13 VCC 1.1 V
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M13 VCC 1.1 V
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N13 VCC 1.1 V
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H12 VCC 1.1 V
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N12 VCC 1.1 V
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H11 VCC 1.1 V
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N11 VCC 1.1 V
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H10 VCC 1.1 V
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N10 VCC 1.1 V
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H9 VCC 1.1 V
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N9 VCC 1.1 V
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H8 VCC 1.1 V
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J8 VCC 1.1 V
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K8 VCC 1.1 V
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L8 VCC 1.1 V
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M8 VCC 1.1 V
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N8 VCC 1.1 V
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F6 VCCAUX 2.5 V
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P6 VCCAUX 2.5 V
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F15 VCCAUX 2.5 V
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P15 VCCAUX 2.5 V
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F9, F10 VCCIO0 Bank 0
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F11, F12 VCCIO1 Bank 1
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H14, H15, J15 VCCIO2 Bank 2
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L14, L15, M15 VCCIO3 Bank 3
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L6, L7, M6 VCCIO6 Bank 6
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H6, H7, J6 VCCIO7 Bank 7
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P9, P10 VCCIO8 Bank 8 / configuration
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Nota: il CSV elenca anche i pin VSS/VSSIO; vanno tutti collegati correttamente al piano GND, senza lasciarne nessuno scollegato.
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JTAG / programmazione
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Questi sono particolarmente importanti perché sono ball esatti del BG381:
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Ball Pin Bank Collegamento
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R5 TDI 40 JTAG TDI
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T5 TCK 40 JTAG TCK
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U5 TMS 40 JTAG TMS
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V4 TDO 40 JTAG TDO
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W3 PROGRAMN 8 controllo configurazione
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V3 INITN 8 stato configurazione
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Y3 DONE 8 configurazione completata
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Il bank 8 è quello associato all'interfaccia di configurazione; Lattice indica esplicitamente VCCIO8 come alimentazione da dimensionare in funzione dell'interfaccia di configurazione utilizzata.
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CCLK
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Dal CSV:
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Ball Pin Bank
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U3 CCLK 8
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Attenzione però: CCLK non è automaticamente il clock di sistema della nostra rete neurale. È il clock associato alla configurazione; il clock operativo della FPGA va identificato separatamente nel percorso dell'oscillatore/PLL.
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CFG[2:0] (selezione modalità di boot)
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Dal CSV, tutti banco 8:
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Ball Pin Note
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U4 CFG_0 CFGMDN0
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T4 CFG_1 CFGMDN1
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R4 CFG_2 CFGMDN2
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Per boot automatico da flash #2 (MSPI): CFG[2:0]=[0,1,0] (letto CFG2,CFG1,CFG0) → CFG_2 a GND, CFG_1 a pull-up 1–10kΩ verso VCCIO8, CFG_0 a GND (dato reale, Lattice FPGA-TN-02039-2.3 §6.1.1, Tabella 6.3). Pin resi modificabili via jumper/resistori 0Ω, non hardwired fissi.
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Pin dual-function MSPI verso flash #2 (boot)
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Dal CSV, ball dual-function del banco 8, NON pin JTAG/dedicati separati — sono ball PIO ordinari con funzione secondaria sysCONFIG:
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Ball Pin CSV Funzione MSPI
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R2 PB15A: HOLDN/DI/BUSY/CSSPIN/CEN CSSPIN (chip select verso flash #2), + 4.7kΩ pull-up a VCCIO8
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W2 PB11B: D0/MOSI/IO0 D0/MOSI verso flash #2
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V2 PB11A: D1/MISO/IO1 D1/MISO verso flash #2
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U3 CCLK (vedi sopra) MCLK verso flash #2, pull-up debole interna
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Questi 4 ball (insieme a PROGRAMN/INITN/DONE sopra) collegano l'FPGA esclusivamente alla flash di boot — unico chip flash presente nel design attuale.
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**Aggiornamento 2026-09-07 — Flash #1 (dati rete neurale) rimossa**: era stata realmente integrata (RTL V1 `flash_copy_engine.v`/`flash_slot_manager.v` istanziato, adapter nuovo, opcode SPI dedicato, testbench dedicato, verificata bit-exact) sui ball B2/E2/F2/F3 (banco 7). **Rimossa di nuovo** su scelta esplicita dell'utente: degradava il timing reale di N_SLOTS=4 (8/8→3/8 PASS a 64MHz) e la frequenza di clock è stata giudicata più importante della persistenza locale dei pesi — l'ESP32 può ricaricarli ad ogni sessione via il protocollo SPI applicativo. Revert pulito (`git revert`, commit `59901a4`, recuperabile in futuro). I ball B2/E2/F2/F3 sono di nuovo liberi (nessuna funzione riservata). Vedi `decisions.log` DEC-0041 (design originale) e DEC-0042 (rimozione + recupero del timing).
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Decoupling
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Qui preferisco essere molto preciso: non voglio inventare una quantità di condensatori per “ogni VCC”.
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La Hardware Checklist ufficiale Lattice richiede esplicitamente:
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VCC 1,1 V con PCB plane e adeguato decoupling;
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VCCAUX 2,5 V;
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VCCIO 1,2–3,3 V;
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VCCIO8 coerente con l'interfaccia di configurazione.
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Per la nostra scheda farei quindi una rete di decoupling distribuita, non un condensatore unico per ogni ball:
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LFE5U-45F
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1V1_CORE ─────┤ VCC │
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2V5_AUX ──────┤ VCCAUX │
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3V3/2V5/etc ──┤ VCCIOx │
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GND ──────────┤ VSS │
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└──────────────┘
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con i condensatori fisicamente distribuiti attorno al BGA, con quelli ad alta frequenza il più vicino possibile alle rispettive vie/pad di alimentazione.
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Una cosa importante
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Adesso che abbiamo il CSV ufficiale, posso fare un lavoro ancora più utile: estrarre tutti i 381 ball del BG381 e generarti una tabella Markdown completa divisa in:
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VCC
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VCCAUX
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VCCIO0–8
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VSS/VSSIO
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JTAG
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PROGRAMN/INITN/DONE
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clock
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GPIO utilizzabili
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pin da NON utilizzare
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BOM decoupling consigliata
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header JTAG completo
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Quella diventerebbe praticamente la nostra scheda di riferimento hardware per il PCB V2. |