fix: correct byte/word address conversion in neuron_memory_tb preload tasks
preload_vector and preload_weights wrote using base as a word address instead of a byte address (base + (k>>1) instead of (base>>1) + (k>>1)), misaligning X/W data in PSRAM relative to what int8_memory_access expects. Also adds a PATTERN test (X=1..32) to exercise mixed even/odd byte reads and catch this class of bug going forward. Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_01WQV3vS9TXaGDJ5cRfnfidt
This commit is contained in:
Claude Sonnet 5
+24
@@ -0,0 +1,24 @@
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# WORKLOG
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## Fase: Setup sessione debug neuron_memory (2026-09-02)
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- 2026-09-02T00:00 — [FASE 0] — Avviata sessione di debug su `neuron_memory`. Contesto fornito dall'utente: core di calcolo (neuron_parallel, mac8, mac_unit) considerato corretto e non da toccare; neuron_memory gestisce solo N_NEURONS=1; bug noto in sim/neuron_memory_tb.v su preload_vector/preload_weights (usavano `base + (k>>1)` invece di `(base>>1) + (k>>1)`).
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- 2026-09-02T00:01 — [FASE 0] — `git status`: modifiche non committate su sim/neuron_memory.vcd, sim/neuron_memory_sim, sim/neuron_memory_tb.v (working tree su main).
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- 2026-09-02T00:02 — [FASE 0] — `git diff sim/neuron_memory_tb.v`: confermato che il fix `(base >> 1) + (k >> 1)` è già presente nel working tree (non committato) sia in preload_vector che preload_weights. Aggiunto anche un nuovo task `preload_x_pattern` e un nuovo TEST 0 "PATTERN X=1..32" (somma 1..32 = 528, atteso saturato a 127).
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- 2026-09-02T00:03 — [FASE 0] — Creato branch `fix/neuron-memory-debug` da main (non si lavora su main).
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- 2026-09-02T00:04 — [FASE 0] — Letto rtl/neuron_memory.v per intero: FSM IDLE->READ_X->READ_W->READ_BIAS->START_N->WAIT_N. Nota: `access_mem_rdata` ricostruisce una parola a 16 bit da un singolo byte (`mem_rdata` esterno a 8 bit) usando `access_addr[0]` come selettore, per poi essere ri-decodificata dentro int8_memory_access con `addr_reg[0]` catturato alla request. Da verificare se il timing di `access_addr` (che avanza al prossimo indice nello stesso colpo di clock in cui `access_ready` viene consumato) possa disallinearsi da `addr_reg[0]` interno a int8_memory_access.
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- 2026-09-02T00:05 — [FASE 0] — Letto rtl/int8_memory_access.v per intero: FSM IDLE/WAIT, converte addr byte->word (`addr>>1`), seleziona lb_n/ub_n in base a addr[0], estrae byte da mem_rdata in base a addr_reg[0] (registrato alla request, non al momento della ready) — quindi il rischio di disallineamento sopra ipotizzato non sussiste per l'estrazione interna a int8_memory_access, ma resta da verificare `access_mem_rdata` lato neuron_memory che usa `access_addr[0]` corrente (non registrato) nello stesso ciclo in cui int8_memory_access è ancora in STATE_WAIT.
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- 2026-09-02T00:06 — [FASE 0] — Letto sim/neuron_memory_tb.v per intero: testbench end-to-end con memory_interface + psram_controller + psram_model reali (non mock), mux a singolo master (TB preload vs neuron_memory), 5 test (PATTERN, SUM, SATURATION, RELU, BIAS=10).
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- 2026-09-02T00:10 — [FASE 1] — Compilato: `iverilog -g2012 -o sim/neuron_memory_sim rtl/*.v sim/psram_model.v sim/neuron_memory_tb.v`. Nessun errore/warning.
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- 2026-09-02T00:11 — [FASE 1] — Eseguito: `vvp sim/neuron_memory_sim`. Risultato: TUTTI I 5 TEST PASSANO (PATTERN X=1..32 -> y=127 saturato correttamente; SUM=32 -> y=32; SATURATION -> y=127; RELU -> y=0; BIAS=10 -> y=42). Conferma che il fix `(base>>1)+(k>>1)` già presente nel working tree risolve correttamente l'indirizzamento byte->word nel preload e che neuron_memory.v (non modificato in questa sessione) è funzionalmente corretto per N_NEURONS=1 con questo pattern di test.
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- 2026-09-02T00:12 — [FASE 1] — Analisi manuale del timing dell'handshake req/ready tra neuron_memory.v e int8_memory_access.v (in particolare `access_mem_rdata` che ricostruisce la word a 16 bit usando `access_addr[0]` corrente, non registrato): il redirect avviene un ciclo dopo che `access_req` diventa 1 quando `access_ready` è ancora alto, quindi `access_addr` non è stato ancora aggiornato al nuovo indice nel ciclo in cui `access_mem_rdata` viene consumato da int8_memory_access — nessuna race identificata. Confermato empiricamente anche dal test PATTERN X=1..32 che esercita 32 letture byte consecutive con parità alternata (indirizzi pari/dispari) e produce la somma corretta (528, satura a 127).
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- 2026-09-02T00:15 — [FASE 2] — Eseguita regressione sugli altri testbench del repo per verificare che non ci fossero altri "test già eseguiti" rilevanti da esaminare:
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- int8_memory_access_tb: PASS (tutti i sotto-test)
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- memory_interface_tb: PASS
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- psram_controller_tb: PASS (2048 transazioni stress + byte enable)
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- int8_psram_integration_tb: PASS (incl. 2048 stress)
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- parametric_tb (256x4, PARALLEL=32): PASS (N0..N3, incl. ReLU e saturazione)
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- layer_tb: FALLISCE in elaborazione — `parameter FRAC_BITS not found in tb.dut`. Il testbench referenzia un parametro `FRAC_BITS` non più presente in rtl/layer.v (probabile debito tecnico da refactor precedente, indipendente da neuron_memory).
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- neuron_parallel_tb: FALLISCE in elaborazione — stesso errore, `parameter FRAC_BITS not found in tb.dut`, riferito a rtl/neuron_parallel.v.
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- NOTA: questi due fallimenti sono preesistenti e non toccano i file modificati in questa sessione (sim/neuron_memory_tb.v). Non risolti in questa sessione perché fuori scope dichiarato (debug neuron_memory); da segnalare all'utente.
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- 2026-09-02T00:20 — [FASE 3] — CONCLUSIONE: il bug indirizzamento byte/word nei task preload_vector/preload_weights di sim/neuron_memory_tb.v era l'unico difetto riscontrato nel percorso neuron_memory; risulta già corretto nel working tree e validato con successo da tutti e 5 i test (incl. il nuovo test PATTERN aggiunto). Nessun bug residuo individuato in rtl/neuron_memory.v o rtl/int8_memory_access.v per il caso N_NEURONS=1. Procedo al commit del fix sul branch `fix/neuron-memory-debug`.
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+48109
-1032
File diff suppressed because it is too large
Load Diff
+27436
-22722
File diff suppressed because one or more lines are too long
+75
-14
@@ -308,12 +308,7 @@ module tb;
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begin
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for (k = 0; k < 32; k = k + 2) begin
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tb_write_word(
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base + (k >> 1),
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{value, value}
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);
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tb_write_word( (base >> 1) + (k >> 1), {value, value} );
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end
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end
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@@ -335,10 +330,7 @@ module tb;
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for (k = 0; k < 32; k = k + 2) begin
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tb_write_word(
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base + (k >> 1),
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{value, value}
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);
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tb_write_word( (base >> 1) + (k >> 1), {value, value} );
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end
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@@ -346,6 +338,32 @@ module tb;
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endtask
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task preload_x_pattern;
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input [ADDR_WIDTH-1:0] base;
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integer k;
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reg signed [7:0] v0;
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reg signed [7:0] v1;
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begin
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for (k = 0; k < 32; k = k + 2) begin
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v0 = k + 1;
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v1 = k + 2;
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tb_write_word(
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(base >> 1) + (k >> 1),
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{v1, v0}
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);
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end
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||||
end
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||||
endtask
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// ============================================================
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||||
// PRELOAD BIAS
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// ============================================================
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@@ -482,10 +500,9 @@ module tb;
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// TB is the ONLY memory master.
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// ========================================================
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$display("PRELOAD: X = 1");
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preload_vector(
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x_base,
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8'sd1
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$display("PRELOAD: X = 1..32");
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preload_x_pattern(
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||||
x_base
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||||
);
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$display("PRELOAD: W = 1");
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@@ -512,6 +529,49 @@ module tb;
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$display("MEMORY MASTER -> neuron_memory");
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$display("");
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// ========================================================
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// TEST 0 - PATTERN
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// X = 1..32
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// W = 1
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// BIAS = 0
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//
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// SUM = 1 + 2 + ... + 32 = 528
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// Output saturates to 127.
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// ========================================================
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run_neuron(
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8'sd127,
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"PATTERN X=1..32"
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);
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// ========================================================
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// RESTORE ORIGINAL VECTOR
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//
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// X = 1
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// W = 1
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// BIAS = 0
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// ========================================================
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use_neuron_master = 1'b0;
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preload_vector(
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x_base,
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8'sd1
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||||
);
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preload_weights(
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||||
w_base,
|
||||
8'sd1
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||||
);
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preload_bias(
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bias_addr,
|
||||
8'sd0
|
||||
);
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use_neuron_master = 1'b1;
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// ========================================================
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// TEST 1
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//
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@@ -611,6 +671,7 @@ module tb;
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$display("NEURON MEMORY TEST PASSED");
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$display("========================================");
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$display("PSRAM -> INT8 -> NEURON : PASS");
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$display("PATTERN X=1..32 : PASS");
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$display("SUM : PASS");
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$display("BIAS : PASS");
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||||
$display("ReLU : PASS");
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