micheleandClaude Sonnet 5
8af16d3a12
Implements M6: dependency_manager.v tracks a table of node
descriptors (node_id/state/required_dependencies/resolved_
dependencies/producer_ids -- §10's exact field list), incrementing a
waiting node's resolved count whenever one of its listed producers
completes, transitioning it to READY once resolved==required, and
dispatching ready nodes to the Neural Director (M5) one at a time via
a backpressure-safe valid/ready interface.
Verified with Verilator on a small hand-built DAG: node0/node1 have no
dependencies (dispatch immediately); node2 depends on BOTH node0 AND
node1 ("dipendenze multiple") and stays WAITING until both complete,
confirmed via an explicit negative check after only one resolves;
node3 depends on node0 ALONE, demonstrating a single producer
("node0") satisfying two different consumers' dependencies
("risultati condivisi... piu' consumer") -- node3 fully, node2
partially. 4/4 tests pass.
Scope for this milestone (decisions.log DEC-0008): dependency
COUNTING/readiness only, no direct producer-to-consumer value
forwarding (§11 frames that as a "quando possibile" optimization, not
a correctness requirement -- deferred until real bandwidth
measurements justify it) and no node-slot reclamation after dispatch
(not exercised by any scenario built so far).
Real synthesis: 0 CHECK problems, 763 LUT4/474 FF/0 DSP/0 CCU2C. Real
place&route (module fits the TRELLIS_IO budget as a bare top-level
this time, no harness needed): Fmax 155.30 MHz, PASS at 80MHz.
Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com>
Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v
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# V2 development log — solo append, mai troncato/sovrascritto (vedi README.md)
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[2026-09-05T11:14:08Z] commit=07a48e4 session=v2-kickoff
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module: scaffold
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action: creato hardware/v1/ (baseline V1 congelata, sola lettura) e
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hardware/v2/ (struttura obbligatoria: rtl/ sim/ constraints/ synthesis/
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reports/{simulation,synthesis,timing,experiments}/ scripts/sweep/ logs/
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docs/), per iniziare lo sviluppo V2 richiesto da docs/v2-description.md.
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reason: richiesta utente esplicita -- "Crea un v1 con tutto il codice
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attuale che non deve essere modificato per nessun motivo e lavora su
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una v2 copiando quello che ti serve. Aggiornami frequentemente e crea
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un log nuovo."
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command: cp rtl/*.v sim/*.v tools/ synth/ecp5/{p2,p4,p8,post_fix_verify}
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synth/ecp5/*.lpf docs/validation/*.md WORKLOG.md
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docs/FPGA-NeuralNetwork-Engine.md docs/FPGA-Neural-Datapatch-Benchmark.md
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docs/FPGA-Neural-Hardware-Design.md -> hardware/v1/{rtl,sim,tools,
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constraints,synthesis,docs}; chmod -R a-w su tutto hardware/v1/.
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result: verificato bit-esatto (`diff -rq rtl/ hardware/v1/rtl/` e cmp
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file-per-file su sim/*.v, 0 differenze). hardware/v1/ reso sola lettura
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a livello filesystem come ulteriore salvaguardia oltre alla policy.
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hardware/v2/ vuoto tranne logs/ (questo file + README.md).
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errors: nessuno.
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decision: copia (non spostamento) dell'albero top-level rtl/sim/synth/
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tools -- l'albero principale del repository resta la "produzione" V1
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invariata; hardware/v1/ e' una seconda copia frozen dedicata al
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confronto V2, per minimizzare il rischio di rompere riferimenti/path
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esistenti in WORKLOG.md, docs/, altri script. Vedi decisions.log
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DEC-0001 per la motivazione completa.
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next_action: M1 (docs/v2-description.md §33) -- implementare
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hardware/v2/rtl/neural_processor.v (P_IN=8), pipeline 8 stage,
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bit-exact contro hardware/v1/rtl/neuron_parallel.v + mac8.v,
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testbench hardware/v2/sim/tb_neural_processor.v.
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[2026-09-05T12:03:12Z] commit=07a48e4 session=v2-M1-neural-processor
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module: hardware/v2/rtl/neural_processor.v + hardware/v2/sim/
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tb_neural_processor.v
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action: implementato M1 (docs/v2-description.md §33) -- Neural
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Processor P_IN=8, pipeline a 8 stadi (input align -> 8 moltiplicatori
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-> 3 livelli di albero di somma -> accumulatore -> bias/activation ->
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saturazione INT8), FSM a 7 stati (§6, con 4 stati assorbiti in
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NP_WAIT_OPERANDS per il vero throughput pipeline -- vedi
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decisions.log DEC-0002), interfacce valid/ready/data/last (§7).
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Aritmetica bit-esatta con hardware/v1/rtl/neuron_parallel.v +
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mac8.v + mac_unit.v.
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reason: roadmap M1, richiesta esplicita utente di iniziare lo sviluppo
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V2 copiando da V1 quanto necessario.
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result: 3 bug reali incontrati e risolti durante lo sviluppo (vedi
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errors.log ERR-0001/0002/0003) -- due erano bug del toolchain Icarus
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Verilog v13.0 (non del RTL), confermati installando e usando
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Verilator 5.050 come secondo simulatore indipendente (decisions.log
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DEC-0004); uno era un bug RTL reale (gating mancante su `last0`,
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fix verificato). Testbench finale: 7/7 test PASS, bit-exact contro
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V1, sia a ACC_WIDTH=32 che ACC_WIDTH=24 (esperimento richiesto
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dall'utente, experiments.log EXP-0002). Sintesi reale Yosys + P&R
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reale nextpnr-ecp5: 0 problemi CHECK, Fmax 183.12 MHz (ACC_WIDTH=32)
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/ 176.21 MHz (ACC_WIDTH=24) -- entrambi PASS a 80MHz con ampio
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margine, ~3x il Fmax isolato di V1 a PARALLEL=8 (61.71 MHz).
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errors: vedi errors.log ERR-0001, ERR-0002, ERR-0003, ERR-0004.
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decision: vedi decisions.log DEC-0002, DEC-0003, DEC-0004.
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next_action: M2 -- neural_processor_array.v, sweep N_PROCESSORS
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(1,2,4,8), misura timing/risorse/throughput/utilization reali.
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[2026-09-05T14:30:00Z] commit=dc0b331 session=v2-M2-processor-array
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module: hardware/v2/rtl/neural_processor_array.v + hardware/v2/sim/
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tb_neural_processor_array.v + hardware/v2/synthesis/
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harness_neural_processor_array.v
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action: implementato M2 -- Neural Processor Array, N_PROCESSORS
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parametrico, ogni processore con interfaccia job/operand/result
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dedicata (nessun bus condiviso/mux a questo livello, §7). Testato
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N_PROCESSORS=4 con esecuzione concorrente reale (lancio simultaneo
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di 4 job diversi, più un test a partenza sfalsata) e con lo sweep
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reale N_PROCESSORS={1,2,4,8} per sintesi/place&route.
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reason: roadmap M2.
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result: 7/7 test PASS (Verilator), confermata esecuzione concorrente e
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indipendente (un job più corto lanciato dopo completa prima di uno
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più lungo lanciato prima -- non c'e' serializzazione nascosta).
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Sintesi/P&R reali per N=1/2/4/8: 0 problemi CHECK, scaling lineare
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delle risorse, Fmax sempre PASS a 80MHz (159.11/149.59/151.01/134.70
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MHz). Scoperta reale non assunta: il DSP (MULT18X18D) e' la prima
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risorsa a saturare (88% a N=8), non LUT/FF (sotto il 6% anche a
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N=8) -- vedi decisions.log DEC-0005.
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errors: ERR-0005 (artefatto di sintesi da pin-count, non un bug RTL --
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workaround con un harness dedicato, vedi errors.log). Un primo
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tentativo di harness alimentava dati identici a ogni processore/lane
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MAC, e Yosys deduplicava silenziosamente tutto a 1x indipendentemente
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da N -- scoperto verificando che lo scaling fosse davvero lineare
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prima di fidarsi dei numeri.
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decision: vedi decisions.log DEC-0005.
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next_action: M3 -- activation_buffer.v / weight_buffer.v /
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result_buffer.v (profondita' parametrica, valutare BRAM mapping).
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[2026-09-05T15:15:00Z] commit=3026dcd session=v2-M3-buffers
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module: hardware/v2/rtl/activation_buffer.v, weight_buffer.v,
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result_buffer.v
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action: implementato M3 -- tre buffer paramentrici (profondita'
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parametrica) che inferiscono DP16KD reale, riusando l'idioma gia'
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validato in hardware/v1/rtl/act_buffer.v (porta A scrittura sync,
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porta B lettura sync REGISTRATA, nessun reset sulla porta di lettura
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per restare fuori dal percorso LUT-RAM).
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reason: roadmap M3.
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result: 10/10 test PASS (Verilator). Sintesi reale a 2 profondita'
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ciascuno: 0 problemi CHECK, DP16KD reale confermato in tutte le 6
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configurazioni (mai LUT-RAM). Scoperta reale non assunta: il costo
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BRAM di weight_buffer e' determinato dalla LARGHEZZA (P_IN*DATA_
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WIDTH=64 bit), non dalla profondita' -- 512->64 di profondita' non
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ha ridotto il conteggio DP16KD (resta 2). Place&route reale sui
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default: tutti PASS a 80MHz con ampio margine (287-367 MHz).
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errors: nessuno.
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decision: vedi benchmark.log -- il dimensionamento di weight_buffer
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andra' guidato da P_IN, non solo da DEPTH, quando si arrivera' a
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M4/M9.
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next_action: M4 -- memory_manager.v + prefetch_engine.v.
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[2026-09-05T16:00:00Z] commit=5f0d7f1 session=v2-M4-memory-manager
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module: hardware/v2/rtl/memory_manager.v, prefetch_engine.v
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action: implementato M4 -- Memory Manager (arbitraggio/buffering/
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forwarding/gestione latenza/double buffering, §12) + Prefetch Engine
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(fetch a doppio buffer con retargeting di una singola istanza per
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banco, §13). Backend PSRAM V1 riusato SENZA MODIFICHE
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(int8_memory_access.v -> memory_interface.v -> psram_controller.v,
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§15), integrato end-to-end con un vero hardware/v2/rtl/
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neural_processor.v (M1).
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reason: roadmap M4.
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result: 3/3 job PASS end-to-end (1/3/5 tile), risultato verificato con
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RILETTURA INDIPENDENTE da PSRAM (non solo ispezione di segnali
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interni), con byte "poison" attorno alle regioni operando per
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catturare eventuali errori di indirizzamento off-by-one (nessuno
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trovato). 3 bug RTL reali trovati e risolti durante l'integrazione
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(vedi errors.log ERR-0006): mancava una disciplina "una sola
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richiesta di prefetch in volo", un buco di un ciclo nel check
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!pf_busy, un mux di stato disallineato di un ciclo che faceva
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silenziosamente perdere la scrittura del risultato su PSRAM.
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Sintesi reale: 0 problemi, 851 LUT4/789 FF/108 CCU2C/0 DSP (atteso).
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Fmax reale (via harness, stesso motivo pin-count di ERR-0005):
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165.86 MHz, PASS a 80MHz.
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errors: vedi errors.log ERR-0005 (ricorrenza), ERR-0006 (3 bug nuovi).
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decision: vedi decisions.log DEC-0006 (motore di prefetch singolo +
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registro pendente, nessun arbitro backend ancora necessario).
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next_action: M5 -- neural_director.v, scheduling first-free.
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[2026-09-05T17:00:00Z] commit=175f697 session=v2-M5-neural-director
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module: hardware/v2/rtl/neural_director.v
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action: implementato M5 -- Neural Director, scheduling first-free
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(§9) su N_SLOTS coppie (memory_manager, neural_processor). FSM
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ridotta a 4 stati (DIR_IDLE/SCAN_READY/ALLOCATE/ERROR) -- dependency
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tracking/wake-up rimandati al Dependency Manager (M6, non ancora
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costruito), rilevamento completamenti gestito da un tracker
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sempre-attivo per-slot (non uno stato dedicato da rivisitare).
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reason: roadmap M5.
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result: 4/4 test PASS (N_SLOTS=2) -- dispatch first-free confermato,
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coda pronta con backpressure reale confermata (riempimento e
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recupero), 3 job su 2 slot con il terzo correttamente in coda fino
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a liberazione di uno slot. 2 bug di testbench trovati e risolti
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(non RTL): DEPTH di sim_byte_mem troppo piccolo per il range di
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indirizzi usato, e una condizione di attesa che si fermava al primo
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job completato invece che a tutti e tre. Sintesi reale: 0 problemi,
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382 LUT4/366 FF/4 CCU2C/0 DSP. Fmax reale (via harness): 250.50 MHz.
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errors: nessun bug RTL, solo 2 bug di testbench (vedi experiments.log
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EXP-0006).
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decision: vedi decisions.log DEC-0007.
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next_action: M6 -- dependency_manager.v.
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[2026-09-05T18:00:00Z] commit=2e4cedc session=v2-M6-dependency-manager
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module: hardware/v2/rtl/dependency_manager.v
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action: implementato M6 -- tabella di dipendenze (node_id/state/
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required/resolved/producer_ids, campi esatti §10), wake-up su
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completamento produttore, dispatch first-found-ready verso il
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Director (M5).
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reason: roadmap M6.
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result: 4/4 test PASS su un piccolo DAG a mano (node2 dipende da
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ENTRAMBI node0+node1 -- dipendenze multiple; node3 dipende solo da
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node0 -- risultato condiviso/piu' consumer). Confermato: node3 pronto
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subito dopo node0, node2 resta WAITING finche' anche node1 non
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completa. Sintesi reale: 0 problemi, 763 LUT4/474 FF/0 DSP/0 CCU2C.
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Fmax reale (nessun harness necessario stavolta): 155.30 MHz.
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errors: un errore di sintassi nel testbench (nested replication senza
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livello di parentesi extra), non un bug RTL.
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decision: vedi decisions.log DEC-0008 (nessun forwarding di valori
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ancora, nessun riuso degli slot ancora -- entrambi rimandati
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esplicitamente).
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next_action: M7 -- dataflow_core.v, prima integrazione di
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Director+Dependency Manager+Memory Manager+Processor Array+Buffer
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in un unico top-level.
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