micheleandClaude Sonnet 5
3026dcd997
Implements M2 of the V2 roadmap: neural_processor_array.v instantiates
N_PROCESSORS independent neural_processor (M1) units, each with its
own dedicated point-to-point job/operand/result interface -- no shared
bus or mux at this level (arbitration is explicitly the Neural
Director's job, M5).
Verified with Verilator (tb_neural_processor_array.v, N_PROCESSORS=4):
7/7 tests pass, including a same-cycle 4-way concurrent launch with
different tile counts and a staggered-start test where a
later-launched, shorter job completes before an earlier-launched,
longer one -- confirming genuine independent concurrent execution
(§18/§34: a blocked/busy processor must not block the others).
Real resource/timing sweep for N_PROCESSORS in {1,2,4,8} (Yosys +
nextpnr-ecp5, real place&route): Fmax stays above the 80MHz target
throughout (159.11 -> 134.70 MHz), but MULT18X18D usage scales
linearly and reaches 88% of the LFE5U-45F's 72 DSPs at N=8 while
LUT/FF stay under 6% -- DSP, not LUT/FF/routing, is the first hard
ceiling on N_PROCESSORS at P_IN=8 (decisions.log DEC-0005). Measured
via a dedicated synthesis-only timing harness after the array's wide
per-processor buses were found to exhaust the device's TRELLIS_IO pin
budget as a bare top-level module beyond N=1 (errors.log ERR-0005) --
not a logic limit, an artifact of testing the array in isolation
before the Memory Manager/Director (M4/M5) exist to consume those
ports on-chip.
Full log trail (development/experiments/errors/decisions/simulation/
synthesis/timing/benchmark.log) in hardware/v2/logs/ per the project's
logging mandate.
Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com>
Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v
91 lines
5.3 KiB
Plaintext
91 lines
5.3 KiB
Plaintext
# V2 development log — solo append, mai troncato/sovrascritto (vedi README.md)
|
|
|
|
[2026-09-05T11:14:08Z] commit=07a48e4 session=v2-kickoff
|
|
module: scaffold
|
|
action: creato hardware/v1/ (baseline V1 congelata, sola lettura) e
|
|
hardware/v2/ (struttura obbligatoria: rtl/ sim/ constraints/ synthesis/
|
|
reports/{simulation,synthesis,timing,experiments}/ scripts/sweep/ logs/
|
|
docs/), per iniziare lo sviluppo V2 richiesto da docs/v2-description.md.
|
|
reason: richiesta utente esplicita -- "Crea un v1 con tutto il codice
|
|
attuale che non deve essere modificato per nessun motivo e lavora su
|
|
una v2 copiando quello che ti serve. Aggiornami frequentemente e crea
|
|
un log nuovo."
|
|
command: cp rtl/*.v sim/*.v tools/ synth/ecp5/{p2,p4,p8,post_fix_verify}
|
|
synth/ecp5/*.lpf docs/validation/*.md WORKLOG.md
|
|
docs/FPGA-NeuralNetwork-Engine.md docs/FPGA-Neural-Datapatch-Benchmark.md
|
|
docs/FPGA-Neural-Hardware-Design.md -> hardware/v1/{rtl,sim,tools,
|
|
constraints,synthesis,docs}; chmod -R a-w su tutto hardware/v1/.
|
|
result: verificato bit-esatto (`diff -rq rtl/ hardware/v1/rtl/` e cmp
|
|
file-per-file su sim/*.v, 0 differenze). hardware/v1/ reso sola lettura
|
|
a livello filesystem come ulteriore salvaguardia oltre alla policy.
|
|
hardware/v2/ vuoto tranne logs/ (questo file + README.md).
|
|
errors: nessuno.
|
|
decision: copia (non spostamento) dell'albero top-level rtl/sim/synth/
|
|
tools -- l'albero principale del repository resta la "produzione" V1
|
|
invariata; hardware/v1/ e' una seconda copia frozen dedicata al
|
|
confronto V2, per minimizzare il rischio di rompere riferimenti/path
|
|
esistenti in WORKLOG.md, docs/, altri script. Vedi decisions.log
|
|
DEC-0001 per la motivazione completa.
|
|
next_action: M1 (docs/v2-description.md §33) -- implementare
|
|
hardware/v2/rtl/neural_processor.v (P_IN=8), pipeline 8 stage,
|
|
bit-exact contro hardware/v1/rtl/neuron_parallel.v + mac8.v,
|
|
testbench hardware/v2/sim/tb_neural_processor.v.
|
|
|
|
[2026-09-05T12:03:12Z] commit=07a48e4 session=v2-M1-neural-processor
|
|
module: hardware/v2/rtl/neural_processor.v + hardware/v2/sim/
|
|
tb_neural_processor.v
|
|
action: implementato M1 (docs/v2-description.md §33) -- Neural
|
|
Processor P_IN=8, pipeline a 8 stadi (input align -> 8 moltiplicatori
|
|
-> 3 livelli di albero di somma -> accumulatore -> bias/activation ->
|
|
saturazione INT8), FSM a 7 stati (§6, con 4 stati assorbiti in
|
|
NP_WAIT_OPERANDS per il vero throughput pipeline -- vedi
|
|
decisions.log DEC-0002), interfacce valid/ready/data/last (§7).
|
|
Aritmetica bit-esatta con hardware/v1/rtl/neuron_parallel.v +
|
|
mac8.v + mac_unit.v.
|
|
reason: roadmap M1, richiesta esplicita utente di iniziare lo sviluppo
|
|
V2 copiando da V1 quanto necessario.
|
|
result: 3 bug reali incontrati e risolti durante lo sviluppo (vedi
|
|
errors.log ERR-0001/0002/0003) -- due erano bug del toolchain Icarus
|
|
Verilog v13.0 (non del RTL), confermati installando e usando
|
|
Verilator 5.050 come secondo simulatore indipendente (decisions.log
|
|
DEC-0004); uno era un bug RTL reale (gating mancante su `last0`,
|
|
fix verificato). Testbench finale: 7/7 test PASS, bit-exact contro
|
|
V1, sia a ACC_WIDTH=32 che ACC_WIDTH=24 (esperimento richiesto
|
|
dall'utente, experiments.log EXP-0002). Sintesi reale Yosys + P&R
|
|
reale nextpnr-ecp5: 0 problemi CHECK, Fmax 183.12 MHz (ACC_WIDTH=32)
|
|
/ 176.21 MHz (ACC_WIDTH=24) -- entrambi PASS a 80MHz con ampio
|
|
margine, ~3x il Fmax isolato di V1 a PARALLEL=8 (61.71 MHz).
|
|
errors: vedi errors.log ERR-0001, ERR-0002, ERR-0003, ERR-0004.
|
|
decision: vedi decisions.log DEC-0002, DEC-0003, DEC-0004.
|
|
next_action: M2 -- neural_processor_array.v, sweep N_PROCESSORS
|
|
(1,2,4,8), misura timing/risorse/throughput/utilization reali.
|
|
|
|
[2026-09-05T14:30:00Z] commit=dc0b331 session=v2-M2-processor-array
|
|
module: hardware/v2/rtl/neural_processor_array.v + hardware/v2/sim/
|
|
tb_neural_processor_array.v + hardware/v2/synthesis/
|
|
harness_neural_processor_array.v
|
|
action: implementato M2 -- Neural Processor Array, N_PROCESSORS
|
|
parametrico, ogni processore con interfaccia job/operand/result
|
|
dedicata (nessun bus condiviso/mux a questo livello, §7). Testato
|
|
N_PROCESSORS=4 con esecuzione concorrente reale (lancio simultaneo
|
|
di 4 job diversi, più un test a partenza sfalsata) e con lo sweep
|
|
reale N_PROCESSORS={1,2,4,8} per sintesi/place&route.
|
|
reason: roadmap M2.
|
|
result: 7/7 test PASS (Verilator), confermata esecuzione concorrente e
|
|
indipendente (un job più corto lanciato dopo completa prima di uno
|
|
più lungo lanciato prima -- non c'e' serializzazione nascosta).
|
|
Sintesi/P&R reali per N=1/2/4/8: 0 problemi CHECK, scaling lineare
|
|
delle risorse, Fmax sempre PASS a 80MHz (159.11/149.59/151.01/134.70
|
|
MHz). Scoperta reale non assunta: il DSP (MULT18X18D) e' la prima
|
|
risorsa a saturare (88% a N=8), non LUT/FF (sotto il 6% anche a
|
|
N=8) -- vedi decisions.log DEC-0005.
|
|
errors: ERR-0005 (artefatto di sintesi da pin-count, non un bug RTL --
|
|
workaround con un harness dedicato, vedi errors.log). Un primo
|
|
tentativo di harness alimentava dati identici a ogni processore/lane
|
|
MAC, e Yosys deduplicava silenziosamente tutto a 1x indipendentemente
|
|
da N -- scoperto verificando che lo scaling fosse davvero lineare
|
|
prima di fidarsi dei numeri.
|
|
decision: vedi decisions.log DEC-0005.
|
|
next_action: M3 -- activation_buffer.v / weight_buffer.v /
|
|
result_buffer.v (profondita' parametrica, valutare BRAM mapping).
|