feat(v2): scaffold hardware/v1 frozen baseline + M1 Neural Processor

Begins the V2 Neural Multiprocessor / Dataflow architecture per
docs/v2-description.md, per explicit user request to freeze V1 and
start V2 development, copying from V1 what's needed.

Scaffold:
- hardware/v1/: byte-exact, read-only copy of the current V1 codebase
  (rtl, testbenches, tools, constraints, a representative subset of
  synthesis results, and reference docs) -- verified identical via
  diff/cmp against the live top-level tree before being made
  filesystem-read-only. The live top-level tree is untouched and
  remains the project's "production" V1 (see hardware/v1/README.md
  and hardware/v2/logs/decisions.log DEC-0001 for why copy-not-move).
- hardware/v2/: mandatory structure (rtl/sim/constraints/synthesis/
  reports/scripts/logs/docs) plus the full logging system required by
  the spec (development/architecture/simulation/synthesis/timing/
  benchmark/decisions/experiments/errors.log).

M1 -- Neural Processor (hardware/v2/rtl/neural_processor.v):
- 8-stage pipelined perceptron unit (P_IN=8): input align, 8
  multipliers, 3-level adder tree, accumulator, bias+activation, INT8
  saturation. Genuine 1-tile/cycle throughput, not just a wider
  combinational datapath.
- 7-state FSM (NP_IDLE..NP_ERROR per docs/v2-description.md §6, with
  4 baseline states merged into NP_WAIT_OPERANDS -- see
  decisions.log DEC-0002); valid/ready/data/last stream interfaces
  per §7.
- Bit-exact vs the frozen hardware/v1/rtl/neuron_parallel.v + mac8.v
  + mac_unit.v: 7/7 tests pass (hardware/v2/sim/tb_neural_processor.v),
  covering regular/mixed-sign/extreme-INT8 vectors, both activations,
  a zero-idle-gap back-to-back-tiles throughput check, and an 8-tile
  job -- verified with Verilator (see below for why).
- Real synthesis + place&route (Yosys + nextpnr-ecp5): 0 CHECK
  problems, Fmax 183.12 MHz at ACC_WIDTH=32 (PASS at 80MHz, ~3x V1's
  isolated PARALLEL=8 Fmax of 61.71 MHz) and 176.21 MHz at ACC_WIDTH=24
  (a user-requested comparison experiment, also bit-exact-verified;
  see experiments.log EXP-0001/EXP-0002 and benchmark.log).

Three real bugs found and resolved during M1 development (full
diagnostic record in errors.log):
- Two independent, reproducible Icarus Verilog v13.0 scheduling
  defects (ERR-0001, ERR-0002) that silently produced wrong simulation
  results for standard sequential Verilog -- confirmed via Verilator
  5.050 giving correct results on the same minimal repros. Verilator
  is now the trusted simulator for hardware/v2/ (decisions.log
  DEC-0004); Icarus's affected protocol-violation check was removed
  from the RTL and deferred architecturally to the Neural Director
  (DEC-0003) rather than chased further.
- One real RTL bug (ERR-0003): last0 wasn't gated like valid0,
  letting a "last tile" tag leak into the pipeline ahead of its
  actual valid tile on back-to-back jobs. Fixed and verified.

Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com>
Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v

hardware/v1/docs/validation/04-arbiter.md

@@ -0,0 +1,75 @@
+# C.4 — Arbitro (`mem_arbiter.v`)
+
+Data: 2026-09-04.
+
+---
+
+## 4.1 Priorità B>C>A>D — CERTIFICATO
+
+**Metodo**: nuovo test dedicato (`sim/mem_arbiter_priority_tb.v`). Quattro scenari,
+combinazioni decrescenti di richiedenti simultanei, ciascuno con dati distinguibili
+(`m_rdata` eco dell'indirizzo) per confermare che la risposta torni al **richiedente
+corretto**, non solo che "qualcuno" venga servito:
+1. A+B+C+D simultanei → B vince.
+2. A+C+D (B assente) → C vince.
+3. A+D (B,C assenti) → A vince.
+4. D da solo → viene comunque servito (bassa priorità ≠ mai servito).
+
+```
+$ iverilog -g2012 -o /tmp/arb6.out rtl/mem_arbiter.v sim/mem_arbiter_priority_tb.v && vvp /tmp/arb6.out
+ALL TESTS PASSED (priority order B>C>A>D confirmed; ...)
+```
+
+**Nota di processo — race trovata nella mia stessa testbench**: la prima versione usava
+assegnazioni bloccanti per ritirare le richieste dei "perdenti" nello stesso
+`@(posedge clk)` che doveva concedere la richiesta — una race reale con il blocco
+sincrono del DUT sullo stesso fronte (l'ordine di esecuzione tra processi diversi
+sensibili allo stesso evento non è garantito da Verilog). Diagnosticato con un
+riferimento gerarchico a `dut.owner`, mai uscito da `SEL_NONE` nonostante le richieste
+fossero pilotate — non un difetto dell'RTL. Corretto passando ad assegnazioni non
+bloccanti per i segnali di richiesta in tutta la testbench, come farebbe un master reale
+sincrono allo stesso clock.
+
+**Verdetto: CERTIFICATO.** L'ordine di priorità dichiarato nell'header è implementato
+esattamente come descritto, dati instradati al richiedente corretto in ogni caso.
+
+---
+
+## 4.2 Starvation di D sotto contesa continua — comportamento reale, ambiguità nella documentazione
+
+**Test**: `b_req` e `d_req` mantenuti entrambi asserti continuamente per 500 cicli
+(B "ha sempre altro lavoro" nell'istante in cui si libera).
+
+**Risultato**: **D non viene MAI concesso in 500 cicli** di contesa continua da B.
+
+**Perché non lo classifico come bug**: l'header del modulo dichiara "flash operations
+are ms-scale and never meant to compete with inference for memory bandwidth" e "In
+normal operation B and C are temporally disjoint anyway" — la contesa continua e
+sostenuta testata qui è esplicitamente fuori dallo scenario operativo previsto (un
+`layer_sequencer`/`neuron_memory` che non lascia MAI un buco libero per centinaia di
+cicli di fila non corrisponde a un'inferenza reale). Un arbitro a priorità fissa senza
+invecchiamento (aging) che fa morire di fame il richiedente più basso sotto carico
+sostenuto è un design standard e spesso intenzionale, non un difetto di per sé.
+
+**Cosa segnalo**: la frase dell'header "gets stretched out, never starves or corrupts
+A/B/C" è **ambigua** — può essere letta sia come "[D] non affama mai [se stesso]" sia
+come "[la contesa] non fa mai affamare o corrompere A/B/C" (una garanzia solo su A/B/C,
+non su D). Il comportamento osservato è coerente con la SECONDA lettura, non con la
+prima. Non è un bug funzionale, ma la frase andrebbe disambiguata nel commento sorgente
+per evitare che un futuro lettore assuma erroneamente che D abbia una garanzia di
+progresso che il codice non implementa.
+
+**Verdetto: CERTIFICATO come comportamento** (nessuna sorpresa rispetto a un arbitro a
+priorità fissa senza aging), **riserva documentale** sulla frase ambigua dell'header.
+
+---
+
+## 4.3 Verdetto complessivo C.4
+
+| Sotto-aspetto | Verdetto |
+|---|---|
+| Priorità B>C>A>D, instradamento dati corretto | **CERTIFICATO** |
+| Starvation di D sotto contesa sostenuta | **CERTIFICATO come comportamento**, riserva sulla chiarezza della documentazione (non un bug) |
+
+Nessun bug RTL trovato in questo aspetto. Un difetto di race trovato e corretto nella
+testbench di verifica stessa (stesso schema del resto della campagna).