V2.0.0 hardware freeze - single SDRAM
FASE #1 hardware freeze for FPGA-Neural V2, N4/P8, single external SDRAM (Alliance Memory AS4C4M16SA-6TIN) serving weights, activations, and results through one physical sdram_controller.v instance. Removes the PSRAM dependency (hardware/v1/rtl/psram_controller.v + memory_interface.v) from the V2 physical path entirely -- V1 itself remains fully unmodified, the golden reference. New RTL: sdram_unified_backend.v (2-way W/AR arbitration over one SDRAM controller, real per-byte DQM write masking added to sdram_controller.v for correct single-byte result writes with no read-modify-write), nms_neural_multiprocessor_sdram_unified.v (the frozen top-level). Two real bugs found and fixed via full-system testing before being accepted (ERR-0023): a deadlock and an off-by-one data-shift bug in the new arbitration logic. Real results: N=4 and N=2 D-Stress bit-exact (256/256 neurons), 40 real AUTO REFRESH events interleaved with zero corruption, real Yosys+nextpnr-ecp5 synthesis/P&R for LFE5U-45F-8CABGA381 (149/245 TRELLIS_IO, a real 45-pin reduction from the prior dual-memory design). Timing is MARGINAL (1/8 P&R seeds >=80MHz), reported honestly rather than masked by the best seed. Real, sourced ball-level pinout for the SDRAM bus + clk/rst (39/149 signals, P&R-verified) using the official Lattice ECP5U-45 pinout CSV found on disk during this step's own pre-commit review -- corrects an earlier draft that wrongly assumed no real pinout data was available. Chip readiness: NO. Real, disclosed blockers remain (no physical host interface exists yet -- the RTL's own reg_* ports are a 110-pin raw test-harness bus; clock source/PLL decision; power/configuration component selection) -- see hardware/v2/docs/{HARDWARE_FREEZE, CHIP_READINESS,OPEN_ITEMS}.md for the complete, itemized status. Co-Authored-By: Claude Sonnet 5 <noreply@anthropic.com> Claude-Session: https://claude.ai/code/session_013xXuuRUWZScuo1DeYJxs3v
This commit is contained in:
Claude Sonnet 5
+107
@@ -0,0 +1,107 @@
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Perfetto, il CSV è quello giusto: FPGA-SC-02034-3-0-ECP5U-45-Pinout.csv, rev. 3.0. L'ho letto e possiamo finalmente fare il pinout esatto per il LFE5U-45F caBGA381, senza deduzioni.
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Ho anche verificato la documentazione Lattice aggiornata: per LFE5U VCC = 1,1 V ±5%, VCCAUX = 2,5 V ±5%, VCCIO da 1,2 a 3,3 V e VCCIO8 è il banco associato alla configurazione.
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Pinout essenziale BG381
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Ball Funzione Alimentazione / collegamento
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H13 VCC 1.1 V
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J13 VCC 1.1 V
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K13 VCC 1.1 V
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L13 VCC 1.1 V
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M13 VCC 1.1 V
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N13 VCC 1.1 V
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H12 VCC 1.1 V
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N12 VCC 1.1 V
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H11 VCC 1.1 V
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N11 VCC 1.1 V
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H10 VCC 1.1 V
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N10 VCC 1.1 V
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H9 VCC 1.1 V
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N9 VCC 1.1 V
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H8 VCC 1.1 V
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J8 VCC 1.1 V
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K8 VCC 1.1 V
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L8 VCC 1.1 V
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M8 VCC 1.1 V
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N8 VCC 1.1 V
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F6 VCCAUX 2.5 V
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P6 VCCAUX 2.5 V
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F15 VCCAUX 2.5 V
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P15 VCCAUX 2.5 V
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F9, F10 VCCIO0 Bank 0
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F11, F12 VCCIO1 Bank 1
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H14, H15, J15 VCCIO2 Bank 2
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L14, L15, M15 VCCIO3 Bank 3
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L6, L7, M6 VCCIO6 Bank 6
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H6, H7, J6 VCCIO7 Bank 7
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P9, P10 VCCIO8 Bank 8 / configuration
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Nota: il CSV elenca anche i pin VSS/VSSIO; vanno tutti collegati correttamente al piano GND, senza lasciarne nessuno scollegato.
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JTAG / programmazione
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Questi sono particolarmente importanti perché sono ball esatti del BG381:
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Ball Pin Bank Collegamento
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R5 TDI 40 JTAG TDI
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T5 TCK 40 JTAG TCK
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U5 TMS 40 JTAG TMS
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V4 TDO 40 JTAG TDO
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W3 PROGRAMN 8 controllo configurazione
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V3 INITN 8 stato configurazione
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Y3 DONE 8 configurazione completata
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Il bank 8 è quello associato all'interfaccia di configurazione; Lattice indica esplicitamente VCCIO8 come alimentazione da dimensionare in funzione dell'interfaccia di configurazione utilizzata.
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CCLK
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Dal CSV:
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Ball Pin Bank
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U3 CCLK 8
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Attenzione però: CCLK non è automaticamente il clock di sistema della nostra rete neurale. È il clock associato alla configurazione; il clock operativo della FPGA va identificato separatamente nel percorso dell'oscillatore/PLL.
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Decoupling
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Qui preferisco essere molto preciso: non voglio inventare una quantità di condensatori per “ogni VCC”.
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La Hardware Checklist ufficiale Lattice richiede esplicitamente:
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VCC 1,1 V con PCB plane e adeguato decoupling;
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VCCAUX 2,5 V;
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VCCIO 1,2–3,3 V;
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VCCIO8 coerente con l'interfaccia di configurazione.
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Per la nostra scheda farei quindi una rete di decoupling distribuita, non un condensatore unico per ogni ball:
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LFE5U-45F
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┌──────────────┐
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1V1_CORE ─────┤ VCC │
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2V5_AUX ──────┤ VCCAUX │
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3V3/2V5/etc ──┤ VCCIOx │
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GND ──────────┤ VSS │
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└──────────────┘
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con i condensatori fisicamente distribuiti attorno al BGA, con quelli ad alta frequenza il più vicino possibile alle rispettive vie/pad di alimentazione.
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Una cosa importante
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Adesso che abbiamo il CSV ufficiale, posso fare un lavoro ancora più utile: estrarre tutti i 381 ball del BG381 e generarti una tabella Markdown completa divisa in:
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VCC
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VCCAUX
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VCCIO0–8
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VSS/VSSIO
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JTAG
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PROGRAMN/INITN/DONE
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clock
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GPIO utilizzabili
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pin da NON utilizzare
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BOM decoupling consigliata
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header JTAG completo
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Quella diventerebbe praticamente la nostra scheda di riferimento hardware per il PCB V2.
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Reference in New Issue
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